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最优化导通孔--高速串联应用

2010年3月17日 没有评论

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在低频率的时候,导通孔的影响不大。但在高速系列连接中,导通孔会毁了整个系统。

在某些情况下,在 3.125Gbps的时候,他们可以采用一个样子不错的,宽的孔眼。在5 Gbps的时候将它变成一个支柱。了解引起导通孔限制的根本原因是优化其设计的以及验证他们的第一步。

这篇专栏将描绘一个简单的导通孔建模与仿真过程,从中你认识可以得到优化设计一些关键点。

你不可能碰巧设计一个能够工作在2Gbps或更高速率的互连。为了实现目标的数据传输速率,互连必须优化。在许多情况下,导通孔可能成为高速串联的终结,除非导通孔经过优化,使其影响变小。

差分过孔问题的根源主要来自三方面,90%是通孔根via stub,9%来自通孔,另外1%来自return vias。所谓的导通孔工艺就是解决这三个关键点。

第一步是尽量减少通孔根的长度。作为一个经验法则,通孔根的长度,以密耳为单位,应小于300 mils/BR,Br是Gbps的速率。

第二个步骤是将孔路径中的穿透部分使其接近线的阻抗,通常为100欧姆。不同导通孔的阻抗差通常都低于100欧姆,因此,在可能的情况下,尽量减少其直径,增加间距,清孔,增加层上的通孔,并清除所有无用的焊盘。另外,周围线路阻抗可以减少。通常,即使是65欧姆的阻抗差都将导致小于 -1 dB的插入损耗,更别说是在15GHz,100欧姆差的系统中了。

最后,在信号空附近放置相邻的return vias将有助于控制普通信号在系统中传输而产生的信号噪音。对于不同系统,引入return via对于信号质量来说并不一定是至关重要的,虽然这总是一个好习惯。

一旦这些关键点都被优化,考虑到真是情况的限制,我们总是有相同的问题,他会正常运作么?在处理导通孔的工程上我做得已经够好了么?

回答这个问题的其中一个方法是建立一个测试设备并进行测量。这是“测试性能”的做法。代价十分高昂,费时间费资源,但最终结果会是您大大提高产品可靠性的信心。另一种方法是在确定硬件和提交建造之前对最终设计进行仿真。

唯一能精确仿真差分过孔的是使用三维全波电磁场解决器,诸如安捷伦科技和CST所提供的那种。这些工具已经被证明十分准确,很容易来解释那些不同的和共同的影响,包括来自返回路径的影响,但一般都比较复杂。该工具的S数表现模块可以用在许多系统仿真器里面,来预测第一级和第二级影响。这是一个完善的过程。

不过对于某些导通孔结构,差分阻抗特性可以用一个非常简单模块取得近似值。用这种方法,分析预制可以缩短到几分钟而不是几小时甚至几天。它亦可以深入分析导通孔会面临多少可能的问题,以及对于设计相对重要的特性。所以在高速串联中导通孔效应评估的时候,我们总是先使用简单的模型。相对于投入的精力,回报是巨大的。

首先,差分过孔可以被模拟成一个统一的差分对,具有差分阻抗和介电常数。它被分成两个或三个均等的部分,这取决于信号层是如何进入和离开导通孔的。这些部分中唯一的区别就是其长度。他们都有相同的差分阻抗或奇模阻抗,以及介电常数。

这两个导通孔的差分阻抗可以基于twin rods典型阻抗分析模型进行粗略估算。如图1所示

eric1.JPG

差分阻抗可以通过 twin rod模型进行估算:

eric2.JPG

Z0 = 差分阻抗(欧姆)
D = 导通孔直径(mils)
s =  中心到中心间距(mils)
Dk = 有效介电常数大约 4 - 6.5

例如,如果算上 glass weave和树脂介电常数为5,间隙是60密耳,导通孔的直径是30密耳,那么其差分阻抗是:

导通孔一般会低于100 欧姆。怎么样的值是我们可以接受的呢?最常见的关于信号完整性问题的答案是,“It depends.”如果-1dB的插入损耗是可以接受的话,那么导通孔的阻抗可以低至65欧姆,但在到了100欧姆环境下仍然能满足这种性能规格。

一般来说,只有对整个环节使用这种电气模型进行仿真,才会给你一个自信的答案。这个简单的差分对模型是在你制造之前,使你对设计确立信心的必要元素。

该分析是20094Signal Integrity Insights note的主题,关于导通孔性能的简便建模与仿真过程它还谈论了很多细节,从中你可以认识到如何优化设计关键点。该文章摘自DesignCon paper背板过孔分析实践,由Bogatin, Simonovich, Resso and Gupta 20091月发表,并在DesignCon上赢得了最佳论文奖。

什么时候你应该进行信号完整性分析

2010年3月17日 没有评论

转载自http://www.pcbdesign007china.com/articles/%E4%BB%80%E4%B9%88%E6%97%B6%E5%80%99%E4%BD%A0%E5%BA%94%E8%AF%A5%E8%BF%9B%E8%A1%8C%E4%BF%A1%E5%8F%B7%E5%AE%8C%E6%95%B4%E6%80%A7%E5%88%86%E6%9E%90.html

image 我最近收到多方要求让我给出信号完整性分析的确切定义,以及什么时候需要进行信号完整性分析。换句话说,什么是SI,怎么知道是否需要进行SI分析?那么本周我将给大家简单介绍下。

什么是信号完整性

我们首先从定义出发。信号完整性通常是用来描述互连数字信号的模拟效果,或者是互连是怎样完美信号从芯片传递信号的。另一种描述信号完整性的方法是,正因为由于信号完整性的影响,使得互连与信号的关系变得错综复杂。

我喜欢将各种信号完整性问题分为六个类别:
1。反射噪音引起的信号质量问题
2。线与输电线路之间的串扰
3。从地层返回路径而来的不连续的反弹噪声
4。互联中的损耗造成的Rise Time上升时间下降
5。电力输送路径中的电压问题
6。电磁干扰

解决这些问题的方法,是从其根源找出问题的原因,并从设计的一开始就将他们排除在整个系统之外。如果你能够出色得将这些问题在设计中解决,那么你的产品中就不会又信号完整性问题。如果您的信号上升时间都很长,如2-5纳秒,那么信号完整性的影响通常是非常微不足道,互连将变得很容易上手,不管怎么做 – 结果都差不多。反之,上升时间越短,信号完整性问题将越突出。

当然,你不能完全消除这些问题,在设计目标为成本效益占主导的产品中,我们要做的就是使用尽量底的设计余量,而同时把问题降低到最小,到可以接受的水平。同时,您还需要你的产品能够一次成功,因为万一设计出现故障,你很少能负担得起重新设计的时间和成本。您可以增加设计余量,以减少故障的风险,但增加了成本。你该如何进行风险和成本权衡?

这就是信号完整性分析要解决的。

是否要分析呢,这是一个值得思考的问题

如果你想真正降低风险,同时成本对你来说不是问题,那么就重复设计您的产品:利用更多的层面,使用包含大量的电源层的底层的封装,在电源层和底层之间使用足够薄的绝缘层,大量的去耦电容,使用宽的信号路径,聚四氟乙烯的层压板,使用微孔HDI 载板。

即使如此,谁也不能保证信号完整性问题会完全被消除,但这么做故障的风险会降到很低。如果您想保留低风险,同时又尽量减少不必要的设计余量,那么你要做的就是在投入生产之前做信号完整性分析,让你对产品有足够的信心,以保证在成本降低的时候,该产品仍然能够正常工作。如果一切ok的话,那么就送到生产厂进行生产。

信号完整性分析是对系统性能进行评估,然后再建立自己的产品。这不仅仅是一个使用复杂的模拟工具的问题,而是在于通过设计准侧,分析近似值,数值仿真工具来取得适当的平衡。所有这些工具在分析系统中起到非常重要的作用。如果您对您的分析工具很有信心,即使设计余量很小,这些工具也可以大幅降低你的风险以及产品无法工作的可能性。

信号完整性分析,可以节省时间和金钱,使你提高学习曲线,并获得一个成本效益非常高的设计流程。您做的正确分析越多,同样的风险水平下您需要加入的设计余量就越少,从而潜移默化的降低产品成本。

所以,什么时候应该去进行信号完整性分析?如果您使用5纳秒的信号,你可能能够依靠运气使您的设计工作一次成功。

但请记住,随着时钟频率上升,运气所占的比率就越来越低了。这时候你就需要通过信号完整性分析来帮助你实现具有成本效益并且一次性成功的设计。

Eric Bogatin,“信号完整性福音书”,他是Bogatin Enterprises的建立者,并且是很长时间担任设计方面的指导者。您可以询问他很多关于信号完整性方面的问题。他的联系方式是eric@bethesignal.com

分类: 信号完整性 标签:

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