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PLL带宽与高速串行数据眼图的关系

2010年7月9日 2 条评论

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日益普及的串行数据传输有两个主要特点:

1.广泛采用差分信号进行数据传输
2.没有专门的时钟传输线路,时钟嵌入在数据里。因此,在系统接收端内部需要时钟恢复电路。

PC_archtecture

接收端时钟恢复方法最常用的是锁相环(PLL)和相位内插(PI)两种方法。相对而言,PLL 方法应用更为广泛。图2 是一种典型的基于PLL 的时钟恢复电路框图。

CRU

CDR 与PLL 简介

PLL 的作用简单的来说是产生一个内部信号,去锁住输入信号的相位。讨论两个信号相位的前提是该两个信号的频率一致,这样才有意义,因此锁相环也是锁频回路。假定一固定频率信号:
func1
输入PLL,PLL 的输出信号为:

func2
由上述结论得到:
func3

但相位是否相等呢?答案是否定的。实际上,两个信号的相位差是一个定值,其值和起始频率差有关。所以有了第二个重要概念:“锁相不是指相位相同,而是相位差为定值”。PLL 的组成如图3 所示。
IMG3_PLL_Diagram

鉴相器(PD)将输入信号与VCO(压控振荡器)输出信号进行对比。环路滤波器对差异进行过滤波,然后用来调整VCO。由于LPF 是低通滤波器,只能将相位差的低频部分传输到VCO。因此,PLL 仅跟踪低频变化。也就是说,由串行数据的CDR 电路恢复得到的Recover Clock 只包含低频抖动,这个低频抖动在数据中同时存在,因此这些低频抖动成分对于接收端SerDes 电路在以Recover Clock 作为参考边沿判决数据0 或1 时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。而数据中还包含传输系统中的高频抖动分量,由于CDR 电路中的低通滤波器的缘故,这部分恢复出的Clock 是不包含的。因此接收端SerDes 电路在以Recover Clock 作为参考边沿判决数据0 或1 时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。因此只有在PLL 截止频率或带宽以下的低频抖动是接收端可以跟随的抖动。相对而言,经过PLL 传递出的抖动都为高频抖动,是不能被系统跟随的,会导致接收端采样点的偏移产生误码。如下图所示,蓝色线为PLL 的幅频特性曲线,其下面包含的区域即为系统可以跟随的抖动。对应的橙色曲线表示传递出去的抖动的幅频趋势。

IMG4_PLL_Jitter_Transfer

如果对图5 的PLL 建立数学模型和分析,每个功能块均可以用传递函数表示。

IMG5_Math_Diagram

通常使用两种闭环路传递函数。一种是相位传递函数,定义如下:
func4

另一种是误差传递函数,定义如下:
func5

相位传递函数为低通,而误差传递函数为高通。两者关系如下:
func6

该公式用于计算复值。因为复值有幅度和相位,因此该公式并不代表两个传递函数的复值之和为1。
func7

当前应用比较普遍的串行数据中CDR 采用一阶PLL 较多,比如GBE,SATA 1.5Gb/s,PCI-ExpressI 2.5Gb/s,以及XAUI 3.125Gb/s。随着技术的发展,在DisplayPort 及PCI-Express II 5.0Gb/s 等一些新 标准中二阶PLL 也开始得到了应用。 在当前的大多数主流串行数据标准中,其CDR 一般采用指定带宽的“Golden PLL”或采用单极点、 高通、20dB/dc 滚降、截止频率或带宽等于数据速率/1667 这样一些特征的PLL 进行时钟恢复。表1 是 常见串行数据CDR 中采用的PLL 带宽及标准。

PLL_BW_Standard

如何设置PLL 带宽

IMG6

DPOJET 软件是泰克最近推出的专门运行在DPO7000 及DPO/DSA70000 上的眼图和抖动分析软件,该软件将TDS RT-EYE 和TDSJIT3 集成在一起,不仅保留了原来所有的核心算法,而且极大提高了测试速度和易操作性。该软件除了完全保留原来TDSJIT3 和RT-EYE 所有功能以外,还增加了信号Period/Freq 和Amplitude 等相关项目的直接测试功能。软件界面如图6 所示。

通常来说,较多的采集样本可以得到更加准确的串行数据测试结果:较多的样本数可以使测量结果更为精确,尤其是低频分量(如扩频时钟,低频抖动等)和高频分量同时存在的测试,更加需要高采样率、长捕获时间的采样数据为基础。以DSA71254/716004/72004 这几款典型的高性能的示波器为例,可以提供全部四条通道上每通道200M 记录长度,并且可以在任何采样率最高达50GS/S 下工作,完全符合最新的如PCI-Express2.0 5Gb/s 测试规范里的至少一次捕获1M UI 进行眼图分析的要求。

串行数据分析中的另一个重要问题是:应该使用什么时钟作为眼图、抖动分析等的参考信号?由于测试串行数据的目的是得到“以接收端的眼光看到的该信号的质量”,所以以接收端的时钟恢复方法获得参考时钟是串行信号分析是否准确的一个关键点。DPOJET 使用软件算法进行时钟恢复,可以灵活方便地设置各种参数,并且支持包括一阶锁相环和二阶锁相环在内的多种时钟恢复方式。因此可以支持当前业界广泛应用的各种串行数据,同时支持对各种串行数据CDR 设置符合标准的带宽或者任意带宽。内含符合标准的分析模块包括PCI-Express,FB-DIMM,InfiniBand,SATA/SAS,GBE,XAUI,Fiber Channel等。对于未来的串行数据标准也可以通过设置用户自定义软件时钟恢复进行眼图分析。

IMG7

DPOJET 软件里还集成了泰克实时示波器抖动分析软件TDSJIT3 的核心抖动分析算法。值得一提的是,泰克DPOJET 软件内含的的抖动算法提供了抖动频谱图,可以对各个抖动根源作清晰的区分和量化分析,帮助设计者和调试者快速找到问题的根源,如图7 所示。

如果进行眼图或者抖动分析,选择Configure 可以对串行数据进行配置,包括被测信号源(Source),参考电平(Ref Levels),时钟恢复(Clock Recovery),抖动(Jitter)等各参数进行配置。本文主要针对时钟恢复(Clock Recovery)作重点介绍。图8 是时钟恢复的配置界面。

IMG8

在Clock Recovery Method 下拉菜单下可以选择标准PLL 带宽,然后在右下边对应标准下即“Standard:b/s”选择对应的标准。也可以选择用户自定义带宽,点击PLL-Custom BW 输入框,然后可以输入任意的PLL 带宽,从而实现任意PLL 带宽的时钟恢复功能。另外也可以选择PLL Model 为TypeI 或Type II,即选择一阶或者二阶锁相环。

IMG9

不同PLL 带宽对眼图测试结果的影响

下面以一个GBE 实测结果为例,介绍设置不同PLL 带宽产生的眼图测试差异。
首先将PLL 带宽按照标准设为635kHz,得到的眼图如图10。可以看到眼图已经完全模糊,显示抖动很大。

IMG10

如果将PLL 设为1500kHz,得到的眼图如图11,可以看到PLL 带宽提高到1500kHz 后,传递出去的抖动减小,得到的眼图相对清晰许多,水平方向眼睛已经能基本张开。

IMG11

如果将PLL 带宽设为5000kHz 得到眼图如图12 所示。由于PLL 带宽进一步增大,传递出去的抖动减小,因此可以看到在PLL 带宽为5000kHz 时眼图已经完全张开。

IMG12

在得到不同PLL 带宽下眼图结果差异后,利用抖动分析功能对数据的TIE Jitter(时间间隔误差抖动)进行分析,得到TIE 抖动频谱如图11 所示。可以看见数据的TIE 抖动基本在5MHz 以下,其中在719kHz频点上有一峰值高达57ps 的抖动,在1383kHz 频点上有一峰值达14ps 的抖动。当PLL 带宽设为635kHz时,CDR 恢复出的时钟是不包含这两个抖动分量的,因此完全传递出去,眼图水平方向呈现关闭状态。而将PLL 带宽设为1500kHz 时,此719kHz 抖动和1383kHz 抖动被跟随,眼图张开效果明显变好。在PLL 带宽设为5000kHz 后,CDR 恢复出的时钟包含的抖动分量将大大增加,系统传递出去的抖动大大减少,眼图也呈现明显的张开。

IMG13

以上分别介绍了设置PLL 带宽为符合标准的635kHz 以及用户自定义的1500kHz 和5000kHz 三种情况下得到的眼图。哪一种才是与实际系统的情况相吻合呢?答案显然是符合标准的635kHz 带宽。因为在实际的系统中,接收端亦即芯片内部硬件时钟恢复电路的带宽是标准的635kHz 带宽。所以真实系统在运行时是不能跟随上面的抖动频谱图中719kHz 和1383kHz 的抖动分量的,否则会出现比较严重的误码。

锁相环时钟的抖动

2008年11月22日 没有评论

下面是关于抖动方面比较入门的文章,我翻译了一下。原文地址是:http://www.altera.com/support/devices/pll_clock/jitter/pll-jitter.html

什么是抖动?如下图所示,抖动是信号和此刻信号理想位置相比短时间的变化。

fig_02_Jitter_clock

这种输出信号从理想位置的偏离会给数据传输质量带来负面影响。在很多情况下,其他的信号偏离,如信号偏差(signal skew),噪声耦合一起组合起来称作抖动。

偏离(用±ps来表示)可能发生在信号的上升沿或者下降沿。时钟信号可能会由不同的源导致或者耦合而来,并且在不同频率也不一样。

抖动过大会不正确的传输数据流,增加通讯信号的误码率(BER)。抖动会导致超过时序裕量,让电路不能正确工作。为了确保系统的可靠性,精确测量抖动很有必要。

抖动源

通常的抖动源包括:

  • 锁相环的内部电路
  • 晶振的随机热噪声
  • 其他振荡器
  • 晶振振荡的随机机械噪声
  • 信号传输器
  • 走线和电缆
  • 接口
  • 接收器

除了这些源,端接依赖,串扰,反射,趋肤效应,电源塌陷,地弹和临近设备的电磁串扰也会增加抖动量。

如果存在临近的同步同相,反射和串扰都会被放大。除了电源和地导致的噪声,电路阻抗的变化是数据通讯电路中大部分抖动的来源。

抖动的组成

抖动的2个主要组成部分是随机抖动(random jitter)和确定性抖动(deterministic jitter)

随机抖动

随机抖动是由于电路内部内在的噪声造成的,典型的是呈现出高斯分布。随机抖动(RJ)是由于随机源,如衬底和电源。电源噪声影响信号的上升速率在切换点产生时序问题。

随机抖动是平方的和,呈现钟形曲线。由于随机噪声没有边界,所以它的特性通过标准偏差来表示

确定性抖动

确定性抖动依赖于数据样式(data pattern),来源于独立的源。源通常和设备传输介质有关,但是也有可能由电源噪声,串扰和信号调制有关。

确定性抖动时线性的相加,它通常有特别的源。确定性抖动没有按高斯随机分布,并且幅度有边界。确定性抖动(DJ)的特性通过它的边界,峰峰值来表示。

抖动的种类

抖动的种类有很多。周期性抖动,周期间抖动,半周期间抖动将在下文具体描述。

周期性抖动

周期性抖动是时钟输出转变时期(典型的是上升沿)和理想位置相比的变化。周期性抖动用时间或者频率测量和表达。周期性抖动测量用来计算系统中的时间裕量,如tSU和tCO。

周期间抖动

周期间抖动是从一个时钟周期到下一个时钟周期之间的差别。周期间抖动很难测量,通常要用时间间隔分析器。

如下图所示,J1和J2是测量的抖动值。在多次测量中的最大值称作最大的周期间抖动。

fig_03_Cycle_Jitter

半周期间抖动

半周期抖动是测量是在一个周期到下半个周期时钟转变过程和理想位置对比的最大的改变。图3所示为半周期间抖动。

fig_04_half_period_Jitter

抖动的指标

锁相环的特性测量需要一些参数。通常有3个指标来表示锁相环的特性,抖动生产,抖动容限,抖动传输。

抖动生成

抖动生产是测量锁相环内在的抖动,在锁相环的输出测量。抖动生产是通过一个没有抖动的信号作为参考,来测量输出的抖动。抖动生产通常为周期抖动的峰值。

抖动容限

抖动容限是测量在相对于基准频率情况下加入抖动情况下锁相环能正确运行的能力(例如,在不同频率的不同程度的抖动的情况下是否能保持锁定)。抖动容限通常为输入抖动的掩码。

抖动传输

抖动传输和抖动衰减基于输入不同的抖动时,输出的不同程度的抖动。输入不同幅度和频率的抖动,输出用不同设置的带宽来测量。因为内在抖动始终存在,低频抖动会比高频抖动的衰减低。抖动传输典型为一个带宽图表。

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