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我们到底需要多少旁路电容器?

2010年3月17日 2 条评论

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在此介绍性文章中,我会分享我个人对于电路板设计人员之间通常讨论的一个问题的看法:我们需要多少旁路电容?正如我们通常与我的Eric Bogatin说到的:“这要看具体情况了。”不过至少在一般而言,从历史的角度来看现有的设计限制,我们应该能总结出相对具体的答案。

比如图1的电脑板。

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1.一块使用二极管和晶体管的上世纪6070年代的电脑板

这是一个旧的布满二极管和晶体管电脑板,执行一个简单的DTL门功能(二极管晶体逻辑)。它大约是生产于20世纪60年代或70年代初。在我们配电设计课程中,我利用这块电脑板提出了一个问题:你能数出这个板上有多少旁路电容么?

答案很惊人是零。为那为什么今天我们会在电路板上到处找寻位置来放置许多旁路电容,从而来降低我们电子产品的噪音呢?

现在不论是一个新的笔记本电脑或大型电脑板,我们都可以再上面找到几百甚至几千的电容。为了理解在短短数十年来发生的这一显着变化的原因,我们必须研究旁路电容的作用和旁路电容是容如何工作的。

无论是模拟或数字,所有的电子电路,最终都会生成(与/或)程序交互电信号。其运作过程中,他们取自电源的供应电流不断变化,需要根据实际运作情况来确定所需供应电流的大小。有时电路需要的电流较少,有时却很多,这中不同需求的变化,也不断改变着电源轨中的电流。这些不断变化的电流流过电线以及印刷电路板上的电源和电子器件间的布线与层面,产生出电压变化:

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∆V 是电压变化, L代表在供应路径中的电感;dI/dt随时间发生改变的电流变化率。

小的电压波动会被电子器件所接受,但每个电路为了保证正常工作都会有一个最高和最低限额。我们必须设法限制电源电压的变化,否则它会因为所需电流的变化而产生变化。我们必须在电路和电源路径上的串联电感之间放置蓄存器。电容是一个很好的蓄存器,因为不同于电感,电容两端的电压(如果我们忽视它的寄生元件)将不会因为突然的电流改变而发生剧烈变化。

要确定我们什么样的,以及多少电容器,比较方便的是从频域为切入点来看问题。配电网络 (PDN)可以以许多不同形式进行模拟,从简单的集总等效电路,到详细的网格模型。对于我们现在讨论的,我想一个简单的集总等效电路就够了。

图2中的图表显示了简化的PDN等效阻抗。要创建一个熟悉Bode plot图示,我们使用对数指标log-log在坐标轴上。请注意,为了简单起见,该图表只显示阻抗值,但在以后的文章离我们会认识到,当我们使用PDN 阻抗来计算电路的表现的是很该阶段是很重要的。

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2.简化的PDN集总等效阻抗

途中蓝色的线代表了电源的阻抗,该电源可以是一个电池或电源转换器。在低频时候阻抗较低,但在更高频率的时候,导线,布线,层面的连接电感最终将占据主导地位。绿色线代表了有源器件的阻抗。如果我们将该阻抗图标对应在板封装接口处,绿色线代表了有源器件连同封装,以及封装上PDN电容的阻抗。我们称那些有源器件为“硅silicon”,但他们可以是任何类型的有源电路:在那块旧的电脑板上有源器件是锗晶体管。

综上,蓝色和绿色线产生了三角型的阻抗配置,并且在低频和高频的尾部是平坦的。如果在这个系统上不增加旁路电容,任何噪声电流每次击中这个三角峰值频率时都可能会造成很多噪音。频率轴上从左到右延伸的粗黑线是用来标明我们感兴趣的频率范围,与 PDN阻抗有联系的。我们感兴趣的频率范围并不一定是连续的频谱的一部分,特别是对连接到相同的电源电压却具有不同功能的复合电路来说。

如果要研究的频率范围不是在蓝色和绿色的曲线构成的阻抗峰值所在频率之间,那么该电路将正常工作而不需要增加旁路电容。如果电路的工作激发了阻抗峰值,那么我们需要增加旁路电容,以减少阻抗,从而降低噪音。图标上红色虚线代表一个旁路电容的阻抗,用来补充电源和有源器件的阻抗,也使宽频带的整体阻抗值变得较低。

那么,为什么在旧的电脑板上不需要旁路电容?主要是因为锗晶体管的切换缓慢,并且时钟频率十分低,即短暂的开关电流不激发PDN阻抗的高阻抗部分。

今天的高速电子产品,复杂的电路功能和高时钟频率,大部分时间我们要关心的一个频宽很宽的 PDN阻抗,因此,我们不能允许在源和负载阻抗之间有很高很明显的阻抗峰值。因此,我们需要旁路电容器。如果我们快进几十年里,我们可以很容易预测到电路板又将没有旁路电容了。

因为,当分布式电源都足够小,以至于我们可以把他们放置在非常接近负载的时候,则互连电感将变低,同时有源器件中的芯片和封装电容量将更大,这样我们将又回到电路板上不需要旁路电容的年代了。

最优化导通孔--高速串联应用

2010年3月17日 没有评论

转载自http://www.pcbdesign007china.com/articles/%E6%9C%80%E4%BC%98%E5%8C%96%E5%AF%BC%E9%80%9A%E5%AD%94--%E9%AB%98%E9%80%9F%E4%B8%B2%E8%81%94%E5%BA%94%E7%94%A8.html

在低频率的时候,导通孔的影响不大。但在高速系列连接中,导通孔会毁了整个系统。

在某些情况下,在 3.125Gbps的时候,他们可以采用一个样子不错的,宽的孔眼。在5 Gbps的时候将它变成一个支柱。了解引起导通孔限制的根本原因是优化其设计的以及验证他们的第一步。

这篇专栏将描绘一个简单的导通孔建模与仿真过程,从中你认识可以得到优化设计一些关键点。

你不可能碰巧设计一个能够工作在2Gbps或更高速率的互连。为了实现目标的数据传输速率,互连必须优化。在许多情况下,导通孔可能成为高速串联的终结,除非导通孔经过优化,使其影响变小。

差分过孔问题的根源主要来自三方面,90%是通孔根via stub,9%来自通孔,另外1%来自return vias。所谓的导通孔工艺就是解决这三个关键点。

第一步是尽量减少通孔根的长度。作为一个经验法则,通孔根的长度,以密耳为单位,应小于300 mils/BR,Br是Gbps的速率。

第二个步骤是将孔路径中的穿透部分使其接近线的阻抗,通常为100欧姆。不同导通孔的阻抗差通常都低于100欧姆,因此,在可能的情况下,尽量减少其直径,增加间距,清孔,增加层上的通孔,并清除所有无用的焊盘。另外,周围线路阻抗可以减少。通常,即使是65欧姆的阻抗差都将导致小于 -1 dB的插入损耗,更别说是在15GHz,100欧姆差的系统中了。

最后,在信号空附近放置相邻的return vias将有助于控制普通信号在系统中传输而产生的信号噪音。对于不同系统,引入return via对于信号质量来说并不一定是至关重要的,虽然这总是一个好习惯。

一旦这些关键点都被优化,考虑到真是情况的限制,我们总是有相同的问题,他会正常运作么?在处理导通孔的工程上我做得已经够好了么?

回答这个问题的其中一个方法是建立一个测试设备并进行测量。这是“测试性能”的做法。代价十分高昂,费时间费资源,但最终结果会是您大大提高产品可靠性的信心。另一种方法是在确定硬件和提交建造之前对最终设计进行仿真。

唯一能精确仿真差分过孔的是使用三维全波电磁场解决器,诸如安捷伦科技和CST所提供的那种。这些工具已经被证明十分准确,很容易来解释那些不同的和共同的影响,包括来自返回路径的影响,但一般都比较复杂。该工具的S数表现模块可以用在许多系统仿真器里面,来预测第一级和第二级影响。这是一个完善的过程。

不过对于某些导通孔结构,差分阻抗特性可以用一个非常简单模块取得近似值。用这种方法,分析预制可以缩短到几分钟而不是几小时甚至几天。它亦可以深入分析导通孔会面临多少可能的问题,以及对于设计相对重要的特性。所以在高速串联中导通孔效应评估的时候,我们总是先使用简单的模型。相对于投入的精力,回报是巨大的。

首先,差分过孔可以被模拟成一个统一的差分对,具有差分阻抗和介电常数。它被分成两个或三个均等的部分,这取决于信号层是如何进入和离开导通孔的。这些部分中唯一的区别就是其长度。他们都有相同的差分阻抗或奇模阻抗,以及介电常数。

这两个导通孔的差分阻抗可以基于twin rods典型阻抗分析模型进行粗略估算。如图1所示

eric1.JPG

差分阻抗可以通过 twin rod模型进行估算:

eric2.JPG

Z0 = 差分阻抗(欧姆)
D = 导通孔直径(mils)
s =  中心到中心间距(mils)
Dk = 有效介电常数大约 4 - 6.5

例如,如果算上 glass weave和树脂介电常数为5,间隙是60密耳,导通孔的直径是30密耳,那么其差分阻抗是:

导通孔一般会低于100 欧姆。怎么样的值是我们可以接受的呢?最常见的关于信号完整性问题的答案是,“It depends.”如果-1dB的插入损耗是可以接受的话,那么导通孔的阻抗可以低至65欧姆,但在到了100欧姆环境下仍然能满足这种性能规格。

一般来说,只有对整个环节使用这种电气模型进行仿真,才会给你一个自信的答案。这个简单的差分对模型是在你制造之前,使你对设计确立信心的必要元素。

该分析是20094Signal Integrity Insights note的主题,关于导通孔性能的简便建模与仿真过程它还谈论了很多细节,从中你可以认识到如何优化设计关键点。该文章摘自DesignCon paper背板过孔分析实践,由Bogatin, Simonovich, Resso and Gupta 20091月发表,并在DesignCon上赢得了最佳论文奖。

从WiFi收发器的PCB布局看射频电路电源和接地的设计方法

2009年9月8日 没有评论

射频(RF)电路的电路板布局应在理解电路板结构、电源布线和接地的基本原则的基础上进行。本文探讨了相关的基本原则,并提供了一些实用的、经过验证的电源布线、电源旁路和接地技术,可有效提高RF设计的性能指标。考虑到实际设计中PLL杂散信号对于电源耦合、接地和滤波器元件的位置非常敏感,本文着重讨论了有关PLL杂散信号抑制的方法。为便于说明问题,本文以MAX2827 802.11a/g收发器的PCB布局作为参考设计。

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图1:星型拓扑的Vcc布线。

设计RF电路时,电源电路的设计和电路板布局常常被留到了高频信号通路的设计完成之后。对于没有经过认真考虑的设计,电路周围的电源电压很容易产生错误的输出和噪声,这会进一步影响到RF电路的性能。合理分配PCB的板层、采用星型拓扑的Vcc引线,并在Vcc引脚加上适当的去耦电容,将有助于改善系统的性能,获得最佳指标。

电源布线和旁路的基本原则

明智的PCB板层分配便于简化后续的布线处理,对于一个四层PCB板(WLAN中常用的电路板),在大多数应用中用电路板的顶层放置元器件和RF引线,第二层作为系统地,电源部分放置在第三层,任何信号线都可以分布在第四层。第二层采用连续的地平面布局对于建立阻抗受控的RF信号通路非常必要,它还便于获得尽可能短的地环路,为第一层和第三层提供高度的电气隔离,使得两层之间的耦合最小。当然,也可以采用其它板层定义的方式(特别是在电路板具有不同的层数时),但上述结构是经过验证的一个成功范例。

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图2:不同频率下的电容阻抗变化。

大面积的电源层能够使Vcc布线变得轻松,但是,这种结构常常是引发系统性能恶化的导火索,在一个较大平面上把所有电源引线接在一起将无法避免引脚之间的噪声传输。反之,如果使用星型拓扑则会减轻不同电源引脚之间的耦合。图1给出了星型连接的Vcc布线方案,该图取自MAX2826 IEEE 802.11a/g收发器的评估板。图中建立了一个主Vcc节点,从该点引出不同分支的电源线,为RF IC的电源引脚供电。每个电源引脚使用独立的引线在引脚之间提供了空间上的隔离,有利于减小它们之间的耦合。另外,每条引线还具有一定的寄生电感,这恰好是我们所希望的,它有助于滤除电源线上的高频噪声。

使用星型拓扑Vcc引线时,还有必要采取适当的电源去耦,而去耦电容存在一定的寄生电感。事实上,电容等效为一个串联的RLC电路,电容在低频段起主导作用,但在自激振荡频率(SRF):

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之后,电容的阻抗将呈现出电感性。由此可见,电容器只是在频率接近或低于其SRF时才具有去耦作用,在这些频点电容表现为低阻。图2给出了不同容值下的典型S11参数,从这些曲线可以清楚地看到SRF,还可以看出电容越大,在较低频率处所提供的去耦性能越好(所呈现的阻抗越低)。

在Vcc星型拓扑的主节点处最好放置一个大容量的电容器,如2.2μF。该电容具有较低的SRF,对于消除低频噪声、建立稳定的直流电压很有效。IC的每个电源引脚需要一个低容量的电容器(如10nF),用来滤除可能耦合到电源线上的高频噪声。对于那些为噪声敏感电路供电的电源引脚,可能需要外接两个旁路电容。例如:用一个10pF电容与一个10nF电容并联提供旁路,可以提供更宽频率范围的去耦,尽量消除噪声对电源电压的影响。每个电源引脚都需要认真检验,以确定需要多大的去耦电容以及实际电路在哪些频点容易受到噪声的干扰。

良好的电源去耦技术与严谨的PCB布局、Vcc引线(星型拓扑)相结合,能够为任何RF系统设计奠定稳固的基础。尽管实际设计中还会存在降低系统性能指标的其它因素,但是,拥有一个“无噪声”的电源是优化系统性能的基本要素.

接地和过孔设计

地层的布局和引线同样是WLAN电路板设计的关键,它们会直接影响到电路板的寄生参数,存在降低系统性能的隐患。RF电路设计中没有唯一的接地方案,设计中可以通过几个途径达到满意的性能指标。可以将地平面或引线分为模拟信号地和数字信号地,还可以隔离大电流或功耗较大的电路。根据以往WLAN评估板的设计经验,在四层板中使用单独的接地层可以获得较好的结果。凭借这些经验性的方法,用地层将RF部分与其它电路隔离开,可以避免信号间的交叉干扰。如上所述,电路板的第二层通常作为地平面,第一层用于放置元件和RF引线。

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图3:过孔的电特性模型。

接地层确定后,将所有的信号地以最短的路径连接到地层非常关键,通常用过孔将顶层的地线连接到地层,需要注意的是,过孔呈现为感性。图3所示为过孔精确的电气特性模型,其中Lvia为过孔电感,Cvia为过孔PCB焊盘的寄生电容。如果采用这里所讨论的地线布局技术,可以忽略寄生电容。一个1.6mm深、孔径为0.2mm的过孔具有大约0.75nH的电感,在2.5GHz/5.0GHz WLAN波段的等效电抗大约为12Ω/24Ω。因此,一个接地过孔并不能够为RF信号提供真正的接地,对于高品质的电路板设计,应该在RF电路部分提供尽可能多的接地过孔,特别是对于通用的IC封装中的裸露接地焊盘。不良的接地还会在接收前端或功率放大器部分产生有害的辐射,降低增益和噪声系数指标。还需注意的是,接地焊盘的不良焊接会引发同样的问题。除此之外,功率放大器的功耗也需要多个连接地层的过孔。

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图4. 以MAX2827参考设计板为例的PLL滤波器元件布局。

滤除其它级电路的噪声、抑制本地产生的噪声,从而消除级与级之间通过电源线的交叉干扰,这是Vcc去耦带来的好处。如果去耦电容使用了同一接地过孔,由于过孔与地之间的电感效应,这些连接点的过孔将会承载来自两个电源的全部RF干扰,不仅丧失了去耦电容的功能,而且还为系统中的级间噪声耦合提供了另外一条通路。

在本文的后面部分将会看到,PLL的实现在系统设计中总是面临巨大挑战,要想获得满意的杂散特性必须有良好的地线布局。目前,IC设计中将所有的PLL和VCO都集成到了芯片内部,大多数PLL都利用数字电流电荷泵输出通过一个环路滤波器控制VCO。通常,需要用二阶或三阶的RC环路滤波器滤除电荷泵的数字脉冲电流,得到模拟控制电压。靠近电荷泵输出的两个电容必须直接与电荷泵电路的地连接。这样,可以隔离地回路的脉冲电流通路,尽量减小LO中相应的杂散频率。第三个电容(对于三阶滤波器)应该直接与VCO的地层连接,以避免控制电压随数字电流浮动。如果违背这些原则,将会导致相当大的杂散成分。

图4所示为PCB布线的一个范例,在接地焊盘上有许多接地过孔,允许每个Vcc去耦电容有其独立的接地过孔。方框内的电路是PLL环路滤波器,第一个电容直接与GND_CP相连,第二个电容(与一个R串联)旋转180度,返回到相同的GND_CP,第三个电容则与GND_VCO相连。这种接地方案可以获得较高的系统性能。

通过适当的电源和接地抑制PLL杂散信号

满足802.11a/b/g系统发送频谱模板的要求是设计过程中的一个难点,必须对线性指标和功耗进行平衡,并留出一定裕量,确保在维持足够的发射功率的前提下符合IEEE和FCC规范。IEEE 802.11g系统在天线端所要求的典型输出功率为+15dBm,频率偏差20MHz时为-28dBr。频带内相邻信道的功率抑制比(ACPR)是器件线性特性的函数,这在一定前提下、对于特定的应用是正确的。在发送通道优化ACPR特性的大量工作是靠凭借经验对Tx IC和PA的偏置进行调节,并对PA的输入级、输出级和中间级的匹配网络进行调谐实现的。

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5:采用环路滤波器的效果。

然而,并非所有引发ACPR的问题都归咎于器件的线性特性,一个很好的例证是:在经过一系列的调节、对功率放大器和PA驱动器(对ACPR起主要作用的两个因素)进行优化后,WLAN发送器的邻道特性还是无法达到预期的指标。这时,需要注意来自发送器锁相环中本振(LO)的杂散信号同样会使ACPR性能变差。LO的杂散信号会与被调制的基带信号混频,混频后的成分将沿着预期的信号通道进行放大。这一混频效应只有在PLL杂散成分高于一定门限时才会产生问题,低于一定门限时,ACPR将主要受PA非线性的制约。当Tx输出功率和频谱模板特性是“线性受限”时,我们需要对线性指标和输出功率进行平衡;如果LO杂散特性成为制约ACPR性能的主要因素时,我们所面临的将是“杂散受限”,需要在指定的POUT下将PA偏置在更高的工作点,减弱它对ACPR的影响,这将消耗更大的电流,限制设计的灵活性。

上述讨论提出了另外一个问题,即如何有效地将PLL杂散成分限制在一定的范围内,使其不对发射频谱产生影响。一旦发现了杂散成分,首先想到的方案就是将PLL环路滤波器的带宽变窄,以便衰减杂散信号的幅度。这种方法在极少数的情况下是有效的,但它存在一些潜在问题。

图5给出了一种假设的情况,假设设计中采用了一个具有20MHz相对频率的N分频合成器,如果环路滤波器是二阶的,截止频率为200kHz,滚降速率通常为40dB/decade,在20MHz频点可以获得80dB的衰减。如果参考杂散成分为-40dBc(假设可以导致有害的调制分量的电平),产生杂散的机制可能超出环路滤波器的作用范围(如果它是在滤波器之前产生的,其幅度可能非常大)。压缩环路滤波器的带宽将不会改善杂散特性,反而提高了PLL锁相时间,对系统产生明显的负面影响。

经验证明,抑制PLL杂散最有效的途径应该是合理的接地、电源布局和去耦技术,本文讨论的布线原则是减小PLL杂散分量的良好设计开端。考虑到电荷泵中存在较大的电流变化,采用星型拓扑非常必要。如果没有足够的隔离,电流脉冲产生的噪声会耦合到VCO的电源,对VCO频率进行调制,通常称为“VCO牵引”。通过电源线间的物理间隔和每个Vcc引脚的去耦电容、合理放置接地过孔、引入一个串联的铁氧体元件(作为最后一个手段)等措施可以提高隔离度。上述措施并不需要全部用在每个设计中,适当采用每种方式都会有效降低杂散幅度。

图6提供了一个由于不合理的VCO电源去耦方案所产生的结果,电源纹波表明正是电荷泵的开关效应导致电源线上的强干扰。值得庆幸的是,这种强干扰可以通过增加旁路电容得到有效抑制。另外,如果电源布线不合理,例如VCO的电源引线恰好位于电荷泵电源的下面,可以在VCO电源上观察到同样的噪声,所产生的杂散信号足以影响到ACPR特性,即使加强去耦,测试结果也不会得到改善。这种情况下,需要考察一下PCB布线,重新布置VCO的电源引线,将有效改善杂散特性,达到规范所要求的指标。

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6:不合理的VCC_VCO去耦测试结果。
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高速PCB设计入门概念问答集

2009年9月8日 没有评论

要做高速的PCB设计,首先必须明白下面的一些基本概念,这是基础。
1、什么是电磁干扰(EMI)和电磁兼容性(EMC)?
(Electromagnetic Interference),有传导干扰和辐射干扰两种。 传导干扰是指通过导电介质把一个电网络上的信号耦合(干扰)到另一个电网络。辐射干扰是指干扰源通过空间把其信号耦合(干扰)到另一个电网络。在高速PCB及系统设计中,高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源,能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。
自从电子系统降噪技术在70年代中期出现以来,主要由于美国联邦通讯委员会在1990年和欧盟在1992提出了对商业数码产品的有关规章,这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规章的产品称为具有电磁兼容性EMC(Electromagnetic Compatibility)。

2、什么是信号完整性(signal integrity)?
信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候,具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的,而是板级设计中多种因素共同引起的。主要的信号完整性问题包括反射、振荡、地弹、串扰等。常见信号完整性问题及解决方法

问 题 可 能 原 因 解 决 方 法 其 他 解 决 方 法
过大的上冲 终端阻抗不匹配 终端端接 使用上升时间缓慢的驱动源
直流电压电平不好 线上负载过大 以交流负载替换直流负载 在接收端端接,重新布线或检查地平面
过大的串扰 线间耦合过大 使用上升时间缓慢的发送驱动器 使用能提供更大驱动电流的驱动源
时延太大 传输线距离太长 替换或从新部线,检查串行端接 使用阻抗匹配的驱动源,变更布线策略
振荡 阻抗不匹配 在发送断串接阻尼电阻

3、什么是反射(reflection)?
反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处,但是有一部分被反射了。如果源端与负载端具有相同的阻抗,反射就不会发生了。
源端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。如果负载阻抗小于源阻抗,反射电压为负,反之,如果负载阻抗大于源阻抗,反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。

4、什么是串扰(crosstalk)?
串扰是两条信号线之间的耦合,信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流,而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。

5、什么是过冲(overshoot)和下冲(undershoot)?
过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作,导致过早地失效。过分的下冲能够引起假的时钟或数据错误(误操作)。

6、什么是振荡(ringing)和环绕振荡(rounding)?
振荡的现象是反复出现过冲和下冲。信号的振荡和环绕振荡由线上过度的电感和电容引起,振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中,如时钟等,振荡和环绕振荡同反射一样也是由多种因素引起的,振荡可以通过适当的端接予以减小,但是不可能完全消除。
7、什么是地电平面反弹噪声和回流噪声?
在电路中有大的电流涌动时会引起地平面反弹噪声(简称为地弹),如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面(0V)上产生电压的波动和变化,这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
由于地电平面(包括电源和地)分割,例如地层被分割为数字地、模拟地、屏蔽地等,当数字信号走到模拟地线区域时,就会产生地平面回流噪声。同样电源层也可能会被分割为2.5V,3.3V,5V等。所以在多电压PCB设计中,地电平面的反弹噪声和回流噪声需要特别关心。

8、在时域(time domain)和频域(frequency domain)之间有什么不同?
时域(time domain)是以时间为基准的电压或电流的变化的过程,可以用示波器观察到。它通常用于找出管脚到管脚的延时(delays)、偏移(skew)、过冲(overshoot)、、下冲(undershoot)以及建立时间(settling times)。
频域(frequency domain)是以频率为基准的电压或电流的变化的过程,可以用频谱分析仪观察到。它通常用于波形与FCC和其它EMI控制限制之间的比较。

9、什么是阻抗(impedance)?
阻抗是传输线上输入电压对输入电流的比率值(Z0=V/I)。当一个源送出一个信号到线上,它将阻碍它驱动,直到2*TD时,源并没有看到它的改变,在这里TD是线的延时(delay)。

10、什么是建立时间(settling time)?
建立时间就是对于一个振荡的信号稳定到指定的最终值所需要的时间。

11、什么是管脚到管脚(pin-to-pin)的延时(delay)?
管脚到管脚延时是指在驱动器端状态的改变到接收器端状态的改变之间的时间。这些改变通常发生在给定电压的50%,最小延时发生在当输出第一个越过给定的阈值(threshold),最大延时发生在当输出最后一个越过电压阈值
(threshold) ,测量所有这些情况。

12、什么是偏移(skew)?
信号的偏移是对于同一个网络到达不同的接收器端之间的时间偏差。偏移还被用于在逻辑门上时钟和数据达到的时间偏差。

13、什么是斜率(slew rate)?
Slew rate就是边沿斜率(一个信号的电压有关的时间改变的比率)。I/O 的技术规范 (如PCI)状态在两个电压之间,这就是斜率(slew rate),它是可以测量的。

14、什么是静态线(quiescent line)?
在当前的时钟周期内它不出现切换。另外也被称为 "stuck-at" 线或static线。串扰(Crosstalk)能够引起一个静态线在时钟周期内出现切换。

15、什么是假时钟(false clocking)?
假时钟是指时钟越过阈值(threshold)无意识地改变了状态(有时在VIL 或VIH之间)。通常由于过分的下冲(undershoot)或串扰(crosstalk)引起。

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电源完整性与地弹噪声的高速PCB仿真

2009年8月26日 没有评论

使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至最小。
随着信号的沿变化速度越来越快,今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化,PCB板上电源层与地层间的电压在电路板的各处都不尽相同,从而影响到IC芯片的供电,导致芯片的逻辑错误。为了保证高速器件的正确动作,设计者应该消除这种电压的波动,保持低阻抗的电源分配路径。
为此,你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至最低。你必须知道要用多少个电容,每一个电容的容值应该是多大,并且它们放在电路板上什么位置最为合适。一方面你可能需要很多电容,而另一方面电路板上的空间是有限而宝贵的,这些细节上的考虑可能决定设计的成败。
反复试验的设计方法既耗时又昂贵,结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况,对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程,该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave,SIwave基于混合全波有限元技术,可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的,SIwave可以有效的进行全面的分析,其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。

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图1, SIwave中xDSM电路板的PCB版图,左边是两个高速总线,右边是三个Xilinx的FPGA。

xDSM电路板的尺寸,也就是电源层和地层的尺寸是11×7.2 英寸(28×18.3 厘米)。电源层和地层都是1.4mil厚的铜箔,中间被23.98mil厚的衬底隔开。
为了理解对电路板的设计,首先考虑xDSM电路板的裸板(未安装器件)特性。根据电路板上高速信号的上升时间,你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样,电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解,你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。
图2所示在0.54GHz的谐振模式下,电路板的中心处电源层和地层的电压差变化为零。对于一些更高频率的谐振模式,情况也是如此。但并非在所有的谐振模式下都是如此,例如在1.07GHz、1.64GHz和1.96 GHz的高阶谐振模式下,电路板中心处的电压差变化是不为零的。

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图2, 正弦信号激励电路板谐振于0.54GHz时的电压分布情况。

找到零压差变化点有助于我们将需要在短时间内产生大量电流变化的器件放置于此。例如,如果要将一块Xinlix的FPGA芯片放在电路板上,该芯片会在0.2纳秒内产生2A的输入电流变化。如此短时间内的大电流变化将带来电路板的电源完整性问题,会使电路板产生各种模式的谐振,导致电源层和地层电压的不均匀。然而,电路板中心处在某些谐振模式下具有零压差变化的特性,因此将FPGA芯片放置于此可以避免电路板产生这些低频的谐振模式。FPGA芯片不能激发这些低频谐振模式,是由于从电路板的中心处将无法耦合至这些谐振模式。
图3中的紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振。事实上,峰值出现在高阶的谐振频率1.07GHz、1.64GHz和1.96GHz上,而不是低阶的谐振频率0.54GHz、0.81GHz和0.97GHz上,这正如我们所料。

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图3, 紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振;绿色曲线表示当将芯片放置偏移中心位置时的响应。

尽管器件的布局与放置的位置有助于减小电源完整性的问题,但它们并不能解决所有的问题。首先,你不能将所有的关键器件放在电路板的中心。通常情况下,器件放置的灵活性是有限的。其次,在任何给定的位置总有一些谐振模式会被激发。例如,图3中绿色曲线表示当你将芯片放置在沿某一坐标轴偏移中心位置时,0.54GHz的谐振模式将被激发。成功的设计电路板的PDS(电源分配系统)的关键在于在合适的位置增加退耦电容,以保证电源的完整性和在足够宽的频率范围内保证地弹噪声足够小。

退耦电容
设想FPGA在0.2纳秒的上升沿 吸入2A的电流,此时电源电压会暂时降低(压降),而地平面电压会暂时被拉高(地弹)。其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容(图4a)。
由于电流的瞬变值为2A,电压的瞬变值由V=Z×I决定,Z是从芯片端视出的阻抗,因此,为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。(图4b)

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图4,其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容;为了避免电压的尖峰波动,在从直流到信号带宽的频率范围内,Z值必须低于某一门限值。图中虚线部分即为PDS阻抗应该满足的目标区域。

在该设计中,为了保持电源完整性,电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ,图4中虚线部分即为PDS阻抗应该满足的目标区域。
对于最低频率,通常是1kHz或者更低的频率——电源满足阻抗特性的要求,电源和地层的结构通常不会破坏阻抗特性,因为它们呈现低电阻与电感特性。而当频率高于1kHz时,电流通路的互感大

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