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PLL带宽与高速串行数据眼图的关系

2010年7月9日 2 条评论

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日益普及的串行数据传输有两个主要特点:

1.广泛采用差分信号进行数据传输
2.没有专门的时钟传输线路,时钟嵌入在数据里。因此,在系统接收端内部需要时钟恢复电路。

PC_archtecture

接收端时钟恢复方法最常用的是锁相环(PLL)和相位内插(PI)两种方法。相对而言,PLL 方法应用更为广泛。图2 是一种典型的基于PLL 的时钟恢复电路框图。

CRU

CDR 与PLL 简介

PLL 的作用简单的来说是产生一个内部信号,去锁住输入信号的相位。讨论两个信号相位的前提是该两个信号的频率一致,这样才有意义,因此锁相环也是锁频回路。假定一固定频率信号:
func1
输入PLL,PLL 的输出信号为:

func2
由上述结论得到:
func3

但相位是否相等呢?答案是否定的。实际上,两个信号的相位差是一个定值,其值和起始频率差有关。所以有了第二个重要概念:“锁相不是指相位相同,而是相位差为定值”。PLL 的组成如图3 所示。
IMG3_PLL_Diagram

鉴相器(PD)将输入信号与VCO(压控振荡器)输出信号进行对比。环路滤波器对差异进行过滤波,然后用来调整VCO。由于LPF 是低通滤波器,只能将相位差的低频部分传输到VCO。因此,PLL 仅跟踪低频变化。也就是说,由串行数据的CDR 电路恢复得到的Recover Clock 只包含低频抖动,这个低频抖动在数据中同时存在,因此这些低频抖动成分对于接收端SerDes 电路在以Recover Clock 作为参考边沿判决数据0 或1 时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。而数据中还包含传输系统中的高频抖动分量,由于CDR 电路中的低通滤波器的缘故,这部分恢复出的Clock 是不包含的。因此接收端SerDes 电路在以Recover Clock 作为参考边沿判决数据0 或1 时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。因此只有在PLL 截止频率或带宽以下的低频抖动是接收端可以跟随的抖动。相对而言,经过PLL 传递出的抖动都为高频抖动,是不能被系统跟随的,会导致接收端采样点的偏移产生误码。如下图所示,蓝色线为PLL 的幅频特性曲线,其下面包含的区域即为系统可以跟随的抖动。对应的橙色曲线表示传递出去的抖动的幅频趋势。

IMG4_PLL_Jitter_Transfer

如果对图5 的PLL 建立数学模型和分析,每个功能块均可以用传递函数表示。

IMG5_Math_Diagram

通常使用两种闭环路传递函数。一种是相位传递函数,定义如下:
func4

另一种是误差传递函数,定义如下:
func5

相位传递函数为低通,而误差传递函数为高通。两者关系如下:
func6

该公式用于计算复值。因为复值有幅度和相位,因此该公式并不代表两个传递函数的复值之和为1。
func7

当前应用比较普遍的串行数据中CDR 采用一阶PLL 较多,比如GBE,SATA 1.5Gb/s,PCI-ExpressI 2.5Gb/s,以及XAUI 3.125Gb/s。随着技术的发展,在DisplayPort 及PCI-Express II 5.0Gb/s 等一些新 标准中二阶PLL 也开始得到了应用。 在当前的大多数主流串行数据标准中,其CDR 一般采用指定带宽的“Golden PLL”或采用单极点、 高通、20dB/dc 滚降、截止频率或带宽等于数据速率/1667 这样一些特征的PLL 进行时钟恢复。表1 是 常见串行数据CDR 中采用的PLL 带宽及标准。

PLL_BW_Standard

如何设置PLL 带宽

IMG6

DPOJET 软件是泰克最近推出的专门运行在DPO7000 及DPO/DSA70000 上的眼图和抖动分析软件,该软件将TDS RT-EYE 和TDSJIT3 集成在一起,不仅保留了原来所有的核心算法,而且极大提高了测试速度和易操作性。该软件除了完全保留原来TDSJIT3 和RT-EYE 所有功能以外,还增加了信号Period/Freq 和Amplitude 等相关项目的直接测试功能。软件界面如图6 所示。

通常来说,较多的采集样本可以得到更加准确的串行数据测试结果:较多的样本数可以使测量结果更为精确,尤其是低频分量(如扩频时钟,低频抖动等)和高频分量同时存在的测试,更加需要高采样率、长捕获时间的采样数据为基础。以DSA71254/716004/72004 这几款典型的高性能的示波器为例,可以提供全部四条通道上每通道200M 记录长度,并且可以在任何采样率最高达50GS/S 下工作,完全符合最新的如PCI-Express2.0 5Gb/s 测试规范里的至少一次捕获1M UI 进行眼图分析的要求。

串行数据分析中的另一个重要问题是:应该使用什么时钟作为眼图、抖动分析等的参考信号?由于测试串行数据的目的是得到“以接收端的眼光看到的该信号的质量”,所以以接收端的时钟恢复方法获得参考时钟是串行信号分析是否准确的一个关键点。DPOJET 使用软件算法进行时钟恢复,可以灵活方便地设置各种参数,并且支持包括一阶锁相环和二阶锁相环在内的多种时钟恢复方式。因此可以支持当前业界广泛应用的各种串行数据,同时支持对各种串行数据CDR 设置符合标准的带宽或者任意带宽。内含符合标准的分析模块包括PCI-Express,FB-DIMM,InfiniBand,SATA/SAS,GBE,XAUI,Fiber Channel等。对于未来的串行数据标准也可以通过设置用户自定义软件时钟恢复进行眼图分析。

IMG7

DPOJET 软件里还集成了泰克实时示波器抖动分析软件TDSJIT3 的核心抖动分析算法。值得一提的是,泰克DPOJET 软件内含的的抖动算法提供了抖动频谱图,可以对各个抖动根源作清晰的区分和量化分析,帮助设计者和调试者快速找到问题的根源,如图7 所示。

如果进行眼图或者抖动分析,选择Configure 可以对串行数据进行配置,包括被测信号源(Source),参考电平(Ref Levels),时钟恢复(Clock Recovery),抖动(Jitter)等各参数进行配置。本文主要针对时钟恢复(Clock Recovery)作重点介绍。图8 是时钟恢复的配置界面。

IMG8

在Clock Recovery Method 下拉菜单下可以选择标准PLL 带宽,然后在右下边对应标准下即“Standard:b/s”选择对应的标准。也可以选择用户自定义带宽,点击PLL-Custom BW 输入框,然后可以输入任意的PLL 带宽,从而实现任意PLL 带宽的时钟恢复功能。另外也可以选择PLL Model 为TypeI 或Type II,即选择一阶或者二阶锁相环。

IMG9

不同PLL 带宽对眼图测试结果的影响

下面以一个GBE 实测结果为例,介绍设置不同PLL 带宽产生的眼图测试差异。
首先将PLL 带宽按照标准设为635kHz,得到的眼图如图10。可以看到眼图已经完全模糊,显示抖动很大。

IMG10

如果将PLL 设为1500kHz,得到的眼图如图11,可以看到PLL 带宽提高到1500kHz 后,传递出去的抖动减小,得到的眼图相对清晰许多,水平方向眼睛已经能基本张开。

IMG11

如果将PLL 带宽设为5000kHz 得到眼图如图12 所示。由于PLL 带宽进一步增大,传递出去的抖动减小,因此可以看到在PLL 带宽为5000kHz 时眼图已经完全张开。

IMG12

在得到不同PLL 带宽下眼图结果差异后,利用抖动分析功能对数据的TIE Jitter(时间间隔误差抖动)进行分析,得到TIE 抖动频谱如图11 所示。可以看见数据的TIE 抖动基本在5MHz 以下,其中在719kHz频点上有一峰值高达57ps 的抖动,在1383kHz 频点上有一峰值达14ps 的抖动。当PLL 带宽设为635kHz时,CDR 恢复出的时钟是不包含这两个抖动分量的,因此完全传递出去,眼图水平方向呈现关闭状态。而将PLL 带宽设为1500kHz 时,此719kHz 抖动和1383kHz 抖动被跟随,眼图张开效果明显变好。在PLL 带宽设为5000kHz 后,CDR 恢复出的时钟包含的抖动分量将大大增加,系统传递出去的抖动大大减少,眼图也呈现明显的张开。

IMG13

以上分别介绍了设置PLL 带宽为符合标准的635kHz 以及用户自定义的1500kHz 和5000kHz 三种情况下得到的眼图。哪一种才是与实际系统的情况相吻合呢?答案显然是符合标准的635kHz 带宽。因为在实际的系统中,接收端亦即芯片内部硬件时钟恢复电路的带宽是标准的635kHz 带宽。所以真实系统在运行时是不能跟随上面的抖动频谱图中719kHz 和1383kHz 的抖动分量的,否则会出现比较严重的误码。

芯片封装详细介绍

2009年9月2日 没有评论

一、DIP双列直插式封装

DIP(DualIn-line Package)是指采用双列直插形式封装的集成电路芯片,绝大多数中小规模集成电路(IC)均采用这种封装形式,其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚,需要插入到具有DIP结构的芯片插座上。当然,也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心,以免损坏引脚。
DIP封装具有以下特点:
1.适合在PCB(印刷电路板)上穿孔焊接,操作方便。
2.芯片面积与封装面积之间的比值较大,故体积也较大。
二、QFP塑料方型扁平式封装和PFP塑料扁平组件式封装

QFP(Plastic Quad Flat Package)封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大型集成电路都采用这种封装形式,其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD(表面安装设备技术)将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔,一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点,即可实现与主板的焊接。用这种方法焊上去的芯片,如果不用专用工具是很难拆卸下来的。

PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形,而PFP既可以是正方形,也可以是长方形。QFP/PFP封装具有以下特点:
1.适用于SMD表面安装技术在PCB电路板上安装布线。
2.适合高频使用。
3.操作方便,可靠性高。
4.芯片面积与封装面积之间的比值较小。
三、PGA插针网格阵列封装

PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针,每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少,可以围成2-5圈。安装时,将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸,从486芯片开始,出现一种名为ZIF的CPU插座,专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起,CPU就可很容易、轻松地插入插座中。然后将扳手压回原处,利用插座本身的特殊结构生成的挤压力,将CPU的引脚与插座牢牢地接触,绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起,则压力解除,CPU芯片即可轻松取出。
PGA封装具有以下特点:
1.插拔操作更方便,可靠性高。
2.可适应更高的频率。
四、BGA球栅阵列封装

随着集成电路技术的发展,对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性,当IC的频率超过100MHz时,传统封装方式可能会产生所谓的“CrossTalk”现象,而且当IC的管脚数大于208 Pin时,传统的封装方式有其困难度。因此,除使用QFP封装方式外,现今大多数的高脚数芯片(如图形芯片与芯片组等)皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类:
1.PBGA(Plasric BGA)基板:一般为2-4层有机材料构成的多层板。Intel系列CPU中,Pentium II、III、IV处理器均采用这种封装形式。
2.CBGA(CeramicBGA)基板:即陶瓷基板,芯片与基板间的电气连接通常采用倒装芯片(FlipChip,简称FC)的安装方式。Intel系列CPU中,Pentium I、II、Pentium Pro处理器均采用过这种封装形式。
3.FCBGA(FilpChipBGA)基板:硬质多层基板。
4.TBGA(TapeBGA)基板:基板为带状软质的1-2层PCB电路板。
5.CDPBGA(Carity Down PBGA)基板:指封装中央有方型低陷的芯片区(又称空腔区)。

BGA封装具有以下特点:
1.I/O引脚数虽然增多,但引脚之间的距离远大于QFP封装方式,提高了成品率。
2.虽然BGA的功耗增加,但由于采用的是可控塌陷芯片法焊接,从而可以改善电热性能。
3.信号传输延迟小,适应频率大大提高。
4.组装可用共面焊接,可靠性大大提高。

BGA封装方式经过十多年的发展已经进入实用化阶段。1987年,日本西铁城(Citizen)公司开始着手研制塑封球栅面阵列封装的芯片(即BGA)。而后,摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年,摩托罗拉率先将BGA应用于移动电话。同年,康柏公司也在工作站、PC电脑上加以应用。直到五六年前,Intel公司在电脑CPU中(即奔腾II、奔腾III、奔腾IV等),以及芯片组(如i850)中开始使用BGA,这对BGA应用领域扩展发挥了推波助澜的作用。目前,BGA已成为极其热门的IC封装技术,其全球市场规模在2000年为12亿块,预计2005年市场需求将比2000年有70%以上幅度的增长。

五、CSP芯片尺寸封装

随着全球电子产品个性化、轻巧化的需求蔚为风潮,封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸,做到裸芯片尺寸有多大,封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍,IC面积只比晶粒(Die)大不超过1.4倍。

CSP封装又可分为四类:
1.Lead Frame Type(传统导线架形式),代表厂商有富士通、日立、Rohm、高士达(Goldstar)等等。
2.Rigid Interposer Type(硬质内插板型),代表厂商有摩托罗拉、索尼、东芝、松下等等。
3.Flexible Interposer Type(软质内插板型),其中最有名的是Tessera公司的microBGA,CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气(GE)和NEC。
4.Wafer Level Package(晶圆尺寸封装):有别于传统的单一芯片封装方式,WLCSP是将整片晶圆切割为一颗颗的单一芯片,它号称是封装技术的未来主流,已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

CSP封装具有以下特点:
1.满足了芯片I/O引脚不断增加的需要。
2.芯片面积与封装面积之间的比值很小。
3.极大地缩短延迟时间。
CSP封装适用于脚数少的IC,如内存条和便携电子产品。未来则将大量应用在信息家电(IA)、数字电视(DTV)、电子书(E-Book)、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝芽(Bluetooth)等新兴产品中。

六、MCM多芯片模块

为解决单一芯片集成度低和功能不够完善的问题,把多个高集成度、高性能、高可靠性的芯片,在高密度多层互联基板上用SMD技术组成多种多样的电子模块系统,从而出现MCM(Multi Chip Model)多芯片模块系统。MCM具有以下特点:
1.封装延迟时间缩小,易于实现模块高速化。
2.缩小整机/模块的封装尺寸和重量。
3.系统可靠性大大提高。

总之,由于CPU和其他超大型集成电路在不断发展,集成电路的封装形式也不断作出相应的调整变化,而封装形式的进步又将反过来促进芯片技术向前发展

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我喜欢BGA封装的10个理由Enter Post Title Here

2008年11月18日 2 条评论

我很高兴看到BGA(Ball Grid Array)封装给工业界带来的暴风雨般的变化。这种新的封装适合任何一种集成电路,你之前用的可能是塑料QFP,PLCC,或者SOIC封装(应该还有更多的)

bgafig

BGA封装由3部分组成:裸片,BGA基片,和连接线矩阵(如图所示)。根据封装种类的不同,裸片可以在附着在BGA基片的表面或者底面。然后,连接线矩阵用绑定线,或者带状自动化粘合,或者直接的倒晶封装的方式把裸片和BGA基片连接起来。BGA基片实际上就是一个微型的多层PCB,有极细的走线和显微镜才能看见的过孔,然后通过通过隆起的焊盘矩阵把信号传输到下面的PCB。最后通过金属盖或者塑封的方式完成封装。

我喜欢BGA封装的理由是:

  1. BGA封装外部的东西很少,除了芯片本身,一些互联线,很薄的基片,以及塑封盖,其他什么也没有。没有很大的引脚,没有引出框。整个芯片在PCB上的高度可以做到1.2毫米。
  2. 信号从芯片出发,经过连接线矩阵,然后到你的PCB,然后通过通过电源/地引脚返回芯片构成一个总的环路。外围东西少,尺寸小意味着整个环路小。在想等引脚数目的条件下,BGA封装环路的大小通常是QFP或者SOIC的1/2到1/3。小的环路意味着小的辐射噪声,管脚之间的串扰也变小。
  3. 你可以很高效的设计出电源和地引脚的分布。地弹效应也因为电源和地引脚数目几乎成比例的减少。
  4. 大多数BGA封装的焊盘都比较大,易于操作,比倒晶封装的方式的要大很多。对比一下,倒晶封装技术需要焊盘直接放置在硅片上,焊盘需要更小的尺寸,这可能会带来一些问题和制造上的麻烦。倒晶封装技术是一定程度上是不可见的神秘的,其实是名不符实。我希望能通过BGA的流行来解决。
  5. BGA封装很牢靠,同20mil间距的QFP相比,BGA没有可以弯曲和折断的引脚。它像砖头一样牢靠。
  6. BGA封装可以把很多的电源和地引脚放在中间,I/O口的引线放在外围。这仅仅是一种方法,可以用来在BGA基片上预先布线,避免I/O口走线混乱。
  7. 高级BGA封装,可以把所有的引脚都正好放置在芯片下面,不会超过芯片的封装,这对微型化很好。
  8. 引脚在底部看起来很酷排列和整齐。
  9. 不需要更高级的PCB工艺。它不像C4和直接倒晶封装的方式那样需要考虑芯片和PCB尺寸的匹配热量传播效率来防止硅片损坏。BGA封装连接线矩阵有足够的机制来保证硅片上热量的压力。没有不匹配和困难。
  10. 一个本身就很小的封装,有很好的散热属性。硅片贴在上面的话,大多数热量可以向下传播到BGA的球阵列上如果硅片是贴在底面的话,那么硅片的背部是和封装的顶部相连接,这是很合理的散热方法。
分类: 信号完整性, 封装 标签:

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