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我们到底需要多少旁路电容器?

2010年3月17日 2 条评论

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在此介绍性文章中,我会分享我个人对于电路板设计人员之间通常讨论的一个问题的看法:我们需要多少旁路电容?正如我们通常与我的Eric Bogatin说到的:“这要看具体情况了。”不过至少在一般而言,从历史的角度来看现有的设计限制,我们应该能总结出相对具体的答案。

比如图1的电脑板。

istv11.JPG

1.一块使用二极管和晶体管的上世纪6070年代的电脑板

这是一个旧的布满二极管和晶体管电脑板,执行一个简单的DTL门功能(二极管晶体逻辑)。它大约是生产于20世纪60年代或70年代初。在我们配电设计课程中,我利用这块电脑板提出了一个问题:你能数出这个板上有多少旁路电容么?

答案很惊人是零。为那为什么今天我们会在电路板上到处找寻位置来放置许多旁路电容,从而来降低我们电子产品的噪音呢?

现在不论是一个新的笔记本电脑或大型电脑板,我们都可以再上面找到几百甚至几千的电容。为了理解在短短数十年来发生的这一显着变化的原因,我们必须研究旁路电容的作用和旁路电容是容如何工作的。

无论是模拟或数字,所有的电子电路,最终都会生成(与/或)程序交互电信号。其运作过程中,他们取自电源的供应电流不断变化,需要根据实际运作情况来确定所需供应电流的大小。有时电路需要的电流较少,有时却很多,这中不同需求的变化,也不断改变着电源轨中的电流。这些不断变化的电流流过电线以及印刷电路板上的电源和电子器件间的布线与层面,产生出电压变化:

gons.JPG

∆V 是电压变化, L代表在供应路径中的电感;dI/dt随时间发生改变的电流变化率。

小的电压波动会被电子器件所接受,但每个电路为了保证正常工作都会有一个最高和最低限额。我们必须设法限制电源电压的变化,否则它会因为所需电流的变化而产生变化。我们必须在电路和电源路径上的串联电感之间放置蓄存器。电容是一个很好的蓄存器,因为不同于电感,电容两端的电压(如果我们忽视它的寄生元件)将不会因为突然的电流改变而发生剧烈变化。

要确定我们什么样的,以及多少电容器,比较方便的是从频域为切入点来看问题。配电网络 (PDN)可以以许多不同形式进行模拟,从简单的集总等效电路,到详细的网格模型。对于我们现在讨论的,我想一个简单的集总等效电路就够了。

图2中的图表显示了简化的PDN等效阻抗。要创建一个熟悉Bode plot图示,我们使用对数指标log-log在坐标轴上。请注意,为了简单起见,该图表只显示阻抗值,但在以后的文章离我们会认识到,当我们使用PDN 阻抗来计算电路的表现的是很该阶段是很重要的。

istv22.JPG

2.简化的PDN集总等效阻抗

途中蓝色的线代表了电源的阻抗,该电源可以是一个电池或电源转换器。在低频时候阻抗较低,但在更高频率的时候,导线,布线,层面的连接电感最终将占据主导地位。绿色线代表了有源器件的阻抗。如果我们将该阻抗图标对应在板封装接口处,绿色线代表了有源器件连同封装,以及封装上PDN电容的阻抗。我们称那些有源器件为“硅silicon”,但他们可以是任何类型的有源电路:在那块旧的电脑板上有源器件是锗晶体管。

综上,蓝色和绿色线产生了三角型的阻抗配置,并且在低频和高频的尾部是平坦的。如果在这个系统上不增加旁路电容,任何噪声电流每次击中这个三角峰值频率时都可能会造成很多噪音。频率轴上从左到右延伸的粗黑线是用来标明我们感兴趣的频率范围,与 PDN阻抗有联系的。我们感兴趣的频率范围并不一定是连续的频谱的一部分,特别是对连接到相同的电源电压却具有不同功能的复合电路来说。

如果要研究的频率范围不是在蓝色和绿色的曲线构成的阻抗峰值所在频率之间,那么该电路将正常工作而不需要增加旁路电容。如果电路的工作激发了阻抗峰值,那么我们需要增加旁路电容,以减少阻抗,从而降低噪音。图标上红色虚线代表一个旁路电容的阻抗,用来补充电源和有源器件的阻抗,也使宽频带的整体阻抗值变得较低。

那么,为什么在旧的电脑板上不需要旁路电容?主要是因为锗晶体管的切换缓慢,并且时钟频率十分低,即短暂的开关电流不激发PDN阻抗的高阻抗部分。

今天的高速电子产品,复杂的电路功能和高时钟频率,大部分时间我们要关心的一个频宽很宽的 PDN阻抗,因此,我们不能允许在源和负载阻抗之间有很高很明显的阻抗峰值。因此,我们需要旁路电容器。如果我们快进几十年里,我们可以很容易预测到电路板又将没有旁路电容了。

因为,当分布式电源都足够小,以至于我们可以把他们放置在非常接近负载的时候,则互连电感将变低,同时有源器件中的芯片和封装电容量将更大,这样我们将又回到电路板上不需要旁路电容的年代了。

最优化导通孔--高速串联应用

2010年3月17日 没有评论

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在低频率的时候,导通孔的影响不大。但在高速系列连接中,导通孔会毁了整个系统。

在某些情况下,在 3.125Gbps的时候,他们可以采用一个样子不错的,宽的孔眼。在5 Gbps的时候将它变成一个支柱。了解引起导通孔限制的根本原因是优化其设计的以及验证他们的第一步。

这篇专栏将描绘一个简单的导通孔建模与仿真过程,从中你认识可以得到优化设计一些关键点。

你不可能碰巧设计一个能够工作在2Gbps或更高速率的互连。为了实现目标的数据传输速率,互连必须优化。在许多情况下,导通孔可能成为高速串联的终结,除非导通孔经过优化,使其影响变小。

差分过孔问题的根源主要来自三方面,90%是通孔根via stub,9%来自通孔,另外1%来自return vias。所谓的导通孔工艺就是解决这三个关键点。

第一步是尽量减少通孔根的长度。作为一个经验法则,通孔根的长度,以密耳为单位,应小于300 mils/BR,Br是Gbps的速率。

第二个步骤是将孔路径中的穿透部分使其接近线的阻抗,通常为100欧姆。不同导通孔的阻抗差通常都低于100欧姆,因此,在可能的情况下,尽量减少其直径,增加间距,清孔,增加层上的通孔,并清除所有无用的焊盘。另外,周围线路阻抗可以减少。通常,即使是65欧姆的阻抗差都将导致小于 -1 dB的插入损耗,更别说是在15GHz,100欧姆差的系统中了。

最后,在信号空附近放置相邻的return vias将有助于控制普通信号在系统中传输而产生的信号噪音。对于不同系统,引入return via对于信号质量来说并不一定是至关重要的,虽然这总是一个好习惯。

一旦这些关键点都被优化,考虑到真是情况的限制,我们总是有相同的问题,他会正常运作么?在处理导通孔的工程上我做得已经够好了么?

回答这个问题的其中一个方法是建立一个测试设备并进行测量。这是“测试性能”的做法。代价十分高昂,费时间费资源,但最终结果会是您大大提高产品可靠性的信心。另一种方法是在确定硬件和提交建造之前对最终设计进行仿真。

唯一能精确仿真差分过孔的是使用三维全波电磁场解决器,诸如安捷伦科技和CST所提供的那种。这些工具已经被证明十分准确,很容易来解释那些不同的和共同的影响,包括来自返回路径的影响,但一般都比较复杂。该工具的S数表现模块可以用在许多系统仿真器里面,来预测第一级和第二级影响。这是一个完善的过程。

不过对于某些导通孔结构,差分阻抗特性可以用一个非常简单模块取得近似值。用这种方法,分析预制可以缩短到几分钟而不是几小时甚至几天。它亦可以深入分析导通孔会面临多少可能的问题,以及对于设计相对重要的特性。所以在高速串联中导通孔效应评估的时候,我们总是先使用简单的模型。相对于投入的精力,回报是巨大的。

首先,差分过孔可以被模拟成一个统一的差分对,具有差分阻抗和介电常数。它被分成两个或三个均等的部分,这取决于信号层是如何进入和离开导通孔的。这些部分中唯一的区别就是其长度。他们都有相同的差分阻抗或奇模阻抗,以及介电常数。

这两个导通孔的差分阻抗可以基于twin rods典型阻抗分析模型进行粗略估算。如图1所示

eric1.JPG

差分阻抗可以通过 twin rod模型进行估算:

eric2.JPG

Z0 = 差分阻抗(欧姆)
D = 导通孔直径(mils)
s =  中心到中心间距(mils)
Dk = 有效介电常数大约 4 - 6.5

例如,如果算上 glass weave和树脂介电常数为5,间隙是60密耳,导通孔的直径是30密耳,那么其差分阻抗是:

导通孔一般会低于100 欧姆。怎么样的值是我们可以接受的呢?最常见的关于信号完整性问题的答案是,“It depends.”如果-1dB的插入损耗是可以接受的话,那么导通孔的阻抗可以低至65欧姆,但在到了100欧姆环境下仍然能满足这种性能规格。

一般来说,只有对整个环节使用这种电气模型进行仿真,才会给你一个自信的答案。这个简单的差分对模型是在你制造之前,使你对设计确立信心的必要元素。

该分析是20094Signal Integrity Insights note的主题,关于导通孔性能的简便建模与仿真过程它还谈论了很多细节,从中你可以认识到如何优化设计关键点。该文章摘自DesignCon paper背板过孔分析实践,由Bogatin, Simonovich, Resso and Gupta 20091月发表,并在DesignCon上赢得了最佳论文奖。

什么时候你应该进行信号完整性分析

2010年3月17日 没有评论

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image 我最近收到多方要求让我给出信号完整性分析的确切定义,以及什么时候需要进行信号完整性分析。换句话说,什么是SI,怎么知道是否需要进行SI分析?那么本周我将给大家简单介绍下。

什么是信号完整性

我们首先从定义出发。信号完整性通常是用来描述互连数字信号的模拟效果,或者是互连是怎样完美信号从芯片传递信号的。另一种描述信号完整性的方法是,正因为由于信号完整性的影响,使得互连与信号的关系变得错综复杂。

我喜欢将各种信号完整性问题分为六个类别:
1。反射噪音引起的信号质量问题
2。线与输电线路之间的串扰
3。从地层返回路径而来的不连续的反弹噪声
4。互联中的损耗造成的Rise Time上升时间下降
5。电力输送路径中的电压问题
6。电磁干扰

解决这些问题的方法,是从其根源找出问题的原因,并从设计的一开始就将他们排除在整个系统之外。如果你能够出色得将这些问题在设计中解决,那么你的产品中就不会又信号完整性问题。如果您的信号上升时间都很长,如2-5纳秒,那么信号完整性的影响通常是非常微不足道,互连将变得很容易上手,不管怎么做 – 结果都差不多。反之,上升时间越短,信号完整性问题将越突出。

当然,你不能完全消除这些问题,在设计目标为成本效益占主导的产品中,我们要做的就是使用尽量底的设计余量,而同时把问题降低到最小,到可以接受的水平。同时,您还需要你的产品能够一次成功,因为万一设计出现故障,你很少能负担得起重新设计的时间和成本。您可以增加设计余量,以减少故障的风险,但增加了成本。你该如何进行风险和成本权衡?

这就是信号完整性分析要解决的。

是否要分析呢,这是一个值得思考的问题

如果你想真正降低风险,同时成本对你来说不是问题,那么就重复设计您的产品:利用更多的层面,使用包含大量的电源层的底层的封装,在电源层和底层之间使用足够薄的绝缘层,大量的去耦电容,使用宽的信号路径,聚四氟乙烯的层压板,使用微孔HDI 载板。

即使如此,谁也不能保证信号完整性问题会完全被消除,但这么做故障的风险会降到很低。如果您想保留低风险,同时又尽量减少不必要的设计余量,那么你要做的就是在投入生产之前做信号完整性分析,让你对产品有足够的信心,以保证在成本降低的时候,该产品仍然能够正常工作。如果一切ok的话,那么就送到生产厂进行生产。

信号完整性分析是对系统性能进行评估,然后再建立自己的产品。这不仅仅是一个使用复杂的模拟工具的问题,而是在于通过设计准侧,分析近似值,数值仿真工具来取得适当的平衡。所有这些工具在分析系统中起到非常重要的作用。如果您对您的分析工具很有信心,即使设计余量很小,这些工具也可以大幅降低你的风险以及产品无法工作的可能性。

信号完整性分析,可以节省时间和金钱,使你提高学习曲线,并获得一个成本效益非常高的设计流程。您做的正确分析越多,同样的风险水平下您需要加入的设计余量就越少,从而潜移默化的降低产品成本。

所以,什么时候应该去进行信号完整性分析?如果您使用5纳秒的信号,你可能能够依靠运气使您的设计工作一次成功。

但请记住,随着时钟频率上升,运气所占的比率就越来越低了。这时候你就需要通过信号完整性分析来帮助你实现具有成本效益并且一次性成功的设计。

Eric Bogatin,“信号完整性福音书”,他是Bogatin Enterprises的建立者,并且是很长时间担任设计方面的指导者。您可以询问他很多关于信号完整性方面的问题。他的联系方式是eric@bethesignal.com

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听Eric Bogatin讲座归来

2010年3月17日 没有评论

Eric Bogatin可以说是信号完整性的传教者吧,那本蓝色的《信号完整性分析》可谓是入门宝典。讲座在浦东的国际博览中心举行。

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Eric的今天的讲座比较基础,首先的话题是传输线的基础理论,不是从电报方程来推导公式,而是生动的把自己比作为信号,去从瞬态信号的角度来阐述信号传播的原理,他自己的网站就是www.BeTheSignal.com——“成为信号”这是他会说的中文。

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然后的话题就是高速设计者的10个习惯,时间的关系,他只说了4个,其中一个就是关于stub的问题。我最后去问他如果一个驱动带好几分支接收器端,应该如何端接匹配。他回答没有办法去端接匹配,这种分支接法带宽是有限制的。

后面的就是关于S参数,包括单端的和差分的S参数,Eric果然是本着simplified的原则,把常常让人混淆的S参数说的很明白简单。

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